Le variabili Verilog possono avere un ambito locale su un blocco sempre?

Question

A volte mi sembra utile utilizzare assegnazioni di blocco per "variabili locali" all'interno di blocchi sempre funzionanti. Questo può aiutare a ridurre il codice ripetuto.

Per evitare di utilizzare accidentalmente la stessa variabile in un blocco sempre diverso (che può essere non deterministico per la simulazione), mi piacerebbe dargli un ambito locale. C'è un bel modo sintetico per farlo?

Qualcosa di simile:

module sum3(
    input   clk, 
    input  [7:0] in1, 
    input  [7:0] in2, 
    input  [7:0] in3, 
    output reg [7:0] result, 
    output reg [7:0] result_p1); 

    begin :sum 
    reg [7:0] sum_temp; // local variable 
    always @(posedge clk) begin 
     sum_temp = in1 + in2 + in3; 
     result <= sum_temp; 
     result_p1 <= sum_temp + 1; 
    end 
    end 

endmodule 

(. Modelsim sembra essere a posto con questo, ma Synplify non sembra piacere)

Answer 1

non sono sicuro della semantica in pianura Verilog, ma secondo il SystemVerilog LRM sezione di 6.21:

Le dichiarazioni variabili devono precedere qualsiasi dichiarazione all'interno di un blocco procedurale.

Pertanto la seguente sintassi è legale in SystemVerilog:

module sum3(
    input   clk, 
    input  [7:0] in1, 
    input  [7:0] in2, 
    input  [7:0] in3, 
    output reg [7:0] result, 
    output reg [7:0] result_p1); 

    always @(posedge clk) begin : sum 
    reg [7:0] sum_temp; // local variable (scope limited to process) 
    sum_temp = in1 + in2 + in3; 
    result <= sum_temp; 
    result_p1 <= sum_temp + 1; 
    end 

endmodule 

nota che mi sono mosso dichiarazione variabile sum_temp nel processo, limitando così la portata ed eliminando la necessità per il nome sum blocco. Questo compila su Modelsim e Riviera (esempio su EDA Playground).

Se il tuo strumento non supporta questa sintassi, genera un bug!

Answer 2

Nonostante la linea guida comune, utilizzando le assegnazioni di blocco all'interno di clock sempre blocchi è ok, e qualche volta come hai detto utile. Vedi qui: https://stackoverflow.com/a/4774450/1383356

Alcuni strumenti tuttavia, potrebbero non supportare le variabili locali definite all'interno di un blocco iniziale.

In alternativa, si può provare a mettere un po 'o tutto il corpo del blocco sempre in un compito:

task SUM_TASK(); 
    reg [7:0] sum_temp; // local variable 
    sum_temp = in1 + in2 + in3; 
    result <= sum_temp; 
    result_p1 <= sum_temp + 1; 
endtask 

always @(posedge clk) begin 
    SUM_TASK(); 
end 

compiti Verilog possono avere accesso alle variabili globali e quelli locali. Inoltre, possono includere compiti non bloccanti.

Answer 3

Il modo sythesizable standard è di utilizzare un compito continuo con una wire:

module sum3(
    input  clk, 
    input [7:0] in1, 
    input [7:0] in2, 
    input [7:0] in3, 
    output reg [7:0] result, 
    output reg [7:0] result_p1); 

    wire [7:0] sum_temp = in1 + in2 + in3; 
    always @(posedge clk) begin 
     result <= sum_temp; 
     result_p1 <= sum_temp + 1; 
    end 
endmodule