Differenze tra RISC-V e altri ISA

Question

Qualcuno può spiegarmi le grandi differenze tra (RISC vs CISC) rispetto all'ISA RISC-V? Non riesco a trovare alcuna differenza rilevante tra CISC e RISC-V su Internet.

Answer 1

RISC-V è un nuovo ISA sviluppato a Berkeley per assistere sia nella ricerca che nell'istruzione. È aperto, pulito e facilmente estensibile (e anche realistico).

Un problema comune con la costruzione di processori di ricerca è trovare un ISA da usare che non è confuso con decisioni precedenti (slot di ritardo, registro di Windows), non è protetto da brevetti, e ha spazio codice operativo sufficiente per esplorare nuove istruzioni/acceleratori/processori micro-architetture.

Una versione pubblica (v2.0) è in arrivo, ed è possibile leggere il progetto corrente a riscv.org. (divulgazione: utilizzo RISC-V per le mie ricerche personali e mi siedo vicino ai ragazzi che l'hanno progettato e implementato). [Edit:. E 'stato ufficialmente rilasciato a maggio 2014 (http://riscv.org/download.html#tab_isaspec)]

In termini di confronto ad altri principi di revisione, è probabilmente più simile a MIPS e ARMv8 (RISC-V v1.0 è stato effettivamente rilasciato prima ARMv8 è uscito) È un'architettura load-store (nessuna operazione di registrazione-registro come x86, ad eccezione di un set di AMO). Ci sono alcune parti di RISC-V che si potrebbe argomentare è "CISC-y", come l'opzione per supportare istruzioni compresse per ragioni energetiche (16b) o istruzioni più grandi per un ulteriore spazio opcode (la lunghezza delle istruzioni variabile è un superset opzionale, il set di base dell'ISA è tutte le istruzioni 32b). Anche le FMA si sentono un po 'CISC-y, con tre operandi sorgente e due operazioni, ma ora stiamo serpeggiando nel territorio di opinione di ciò che è CISC e cosa è RISC. Alla fine della giornata, RISC-V è un ISA molto facile da decodificare, e tutte le istruzioni in esso contenute sono facili da pianificare e eseguono il rilevamento dei pericoli (nessun effetto collaterale strano, come si troverà negli ISA CISC).

Answer 2

RISC-V è un ISA di ricerca, ma esistono già più implementazioni di softcore FPGA, non per menzionare i simulatori. È molto simile a MIPS (e NIOS 2, MicroBlaze, Alpha, LM32, ...) ma una differenza importante è il modo in cui vengono gestiti i rami:

Gli slot di ritardo del ramo visibili sono stati ampiamente riconosciuti come complicazioni di implementazioni super scalari e sono impegnativi per compilatori da compilare. Con i progressi nella previsione delle filiali, non sono più necessari, pertanto RISC-V li omette. Inoltre, poiché i rami possono essere risolti più avanti nella pipeline, i rami condizionali di RISC-V possono confrontare due registri per uguaglianza e ordine.