cpu-cache

9calore

5risposta

Le liste Lisp sono sempre implementate come elenchi concatenati?

Le liste Lisp sono sempre implementate come elenchi concatenati? Si tratta di un problema per quanto riguarda il caching del processore? In tal caso, ci sono soluzioni che utilizzano strutture più con

linked-list lisp cpu-cache 2015-05-17

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7calore

1risposta

Come evitare l'inquinamento della cache durante il caricamento di un flusso di numeri

Sui processori x86 esiste un modo per caricare i dati dalla normale memoria di scrittura nei registri senza passare attraverso la gerarchia della cache? Il mio caso d'uso è che ho una struttura di gra

assembly optimization x86 x86-64 cpu-cache 2016-06-18

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7calore

1risposta

La cache L2 Skylake è stata migliorata riducendo l'associatività?

In Intel's optimization guide, punto 2.1.3, elencano una serie di miglioramenti al sottosistema cache e la memoria a Skylake (sottolineatura mia): La gerarchia di cache della microarchitettura Skylake

x86 cpu intel cpu-cache 2016-06-22

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9calore

3risposta

Scrivere un programma per ottenere dimensioni e livelli della cache della CPU

Voglio scrivere un programma per ottenere la dimensione della cache (L1, L2, L3). Conosco l'idea generale di ciò. allocare una matrice grande parte di esso accesso di formato differente ogni volta. Co

c++ performance computer-architecture cpu-cache 2013-10-02

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5calore

2risposta

Strutturazione di array e modelli di accesso alla memoria

Questa è una sorta di follow-up di questa domanda originale con alcune nuove informazioni aggiunte. Vedi qui per la prima parte se sei interessato: Struct of arrays, arrays of structs and memory usage

c arrays struct simd cpu-cache 2015-07-15

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17calore

2risposta

Qual è la differenza tra miss di conflitto e mancanza di capacità

La mancanza di capacità si verifica perché i blocchi vengono eliminati dalla cache perché la cache non può contenere tutti i blocchi necessari per l'esecuzione del programma (il working set del progra

caching cpu cpu-cache 2015-10-24

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5calore

1risposta

Uso dell'istruzione PLD

Ho alcuni dubbi riguardo l'uso dell'istruzione PLD nella corteccia ARM A8. Poiché sto utilizzando l'istruzione all'interno del loop, esiste la possibilità di accesso alla memoria non associata. Il mio

arm cpu-cache mmu cortex-a8 2012-10-30

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25calore

2risposta

In che modo le CPU Intel Xeon scrivono in memoria?

Sto provando a decidere tra due algoritmi. Uno scrive 8 byte (due parole a 4 byte allineati) in 2 linee di cache, l'altro scrive 3 intere linee di cache. Se la CPU scrive solo gli 8 byte modificati in

caching optimization x86 intel cpu-cache 2015-07-25

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5calore

1risposta

Come assicurarsi che un pezzo di codice non lasci mai la cache della CPU (L3)?

I processori Intel XEON più recenti hanno 30 MB di memoria L3, sufficienti per un hypervisor sottile di tipo 1. Sono interessato a capire come mantenere un Hypervisor all'interno della CPU, ovvero imp

cpu low-level cpu-cache hypervisor trusted-computing 2013-10-25

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10calore

1risposta

Verifica senza blocco per la modifica di uno stato condiviso globale in C utilizzando l'allineamento Cache-Line

Modifica: ST non consente di pubblicare più di due collegamenti per principianti. Ci scusiamo per i riferimenti mancanti. Sto provando a ridurre l'overhead di blocco in un'applicazione C in cui rileva

c memory memory-management cpu-cache false-sharing 2012-09-25

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