Come ignorare le porte di output con le mappe delle porte

Question

Molto spesso in VHDL noto che un determinato componente ha più porte di uscita. Cioè in uno dei nostri esempi ci hanno dato i seguenti componenti:

COMPONENT eight_bitadder 
    PORT (a, b: in std_logic_vector(7 downto 0); 
     f: in std_logic; 
     C: out std_logic_vector(7 downto 0); 
     o, z: out std_logic); 
END COMPONENT; 

dove Z determina se il risultato è 0, e innesca o in caso di overflow.

Ora nel mio caso, desidero utilizzare questo sommatore, tuttavia il risultato effettivo non è importante, piuttosto desidero solo verificare se il risultato è "0". Potrei ovviamente aggiungere un segnale fittizio e memorizzare la porta su questo segnale, tuttavia sembra inutilmente complicato e potrebbe aggiungere componenti extra durante la sintesi?

Answer 1

Quando si crea un'istanza del componente, è possibile lasciare le porte di uscita a cui non interessa aprire. L'unico segnale che ti interessa di seguito è "overflow".

MODIFICA: si noti che gli strumenti di sintesi ottimizzano le uscite che non vengono utilizzate.

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    c => open, 
    o => overflow, 
    z => open 
    ); 

Answer 2

Si potrebbe anche scegliere di non collegare un'uscita a nulla in questo modo:

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    o => overflow 
); 

Si noti che ho semplicemente non ho incluso uscite C e Z nella mappa porto. Alcuni possono discutere sulla chiarezza di questo (dal momento che potrebbe non essere chiaro che gli output c e z esistono), ma riduce anche il codice solo a ciò che è necessario.