system-verilog

5calore

1risposta

Verilog "~" operatore in operazione di addizione dà risultato indesiderato

Nel seguente codice Verilog semplificato: wire [31:0] depth; wire mode_u2 = 1'h0; assign depth = 'h80 + (~mode_u2); se faccio un display sulla profondità, e simulare con VCS (2.014,12-1) $display

verilog system-verilog 2015-02-20

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6calore

2risposta

Blocco del programma SystemVerilog rispetto al banco di prova tradizionale

Esistono funzionalità di SV che un blocco di programma offre che non può essere duplicato con altri metodi? La versione meno concreta di questa domanda è: dovrei preoccuparmi dei blocchi di programma

unit-testing testing verilog system-verilog 2013-08-23

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6calore

1risposta

Gli array SystemVerilog sono passati per valore o riferimento?

Per impostazione predefinita, SystemVerilog passa le matrici per valore o riferimento? Ad esempio: int array[5] = '{0,1,2,3,4}; some_function(array); // <-- value or reference?

arrays system-verilog 2014-04-30

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5calore

2risposta

Come verificare che il Verilog enum sia valido?

se ricevo un enum: my_cmd cmd = my_cmd'(value_from_bus); Come posso facilmente verificare che cmd è una valida cmd? typedef enum int { ADD = 1, SUBTRACT = 3, MULTIPLY = 7 } my_cmd;

enums system-verilog 2015-01-07

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5calore

2risposta

SystemVerilog supporta il downcasting?

SystemVerilog supporta il downcasting (la trasmissione di un oggetto di base a un oggetto derivato)? Se é cosi, come? L'esempio seguente abbattuto non funziona: class base; int a = 5; endclass

casting system-verilog 2013-12-12

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5calore

1risposta

Esiste un modo consigliato per automatizzare la connessione della porta del modulo?

Sto cercando di capire o ricercare le migliori pratiche del design ASIC in verilog. Sto lavorando su un blocco di medie dimensioni con ~ 20 sottomoduli (ogni ~ 1000 righe di codice). È un lavoro scrup

automation verilog system-verilog 2016-04-08

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5calore

3risposta

Qual è la differenza tra attività automatica e attività statica, perché non possiamo passare per riferimento a un'attività statica

Qual è la differenza tra le attività statiche e quelle automatiche. program class_ref; int index,value; class holding_values; int ass_array[*]; task assign_value (int value,int index)

system-verilog 2015-01-19

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6calore

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In SystemVerilog, è consentito leggere un parametro da un'interfaccia

Sono un po 'confuso se è legale, dal punto di vista degli standard, leggere un parametro da un'interfaccia. Come così interface foo_if #(parameter BAR=5)(); ... logic [BAR-1:0] data; modport slave(

system-verilog synthesis 2015-04-30

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8calore

1risposta

Modifica rientranza della modalità verilog

Sto provando a fare rientrare la verilog mode tutto usando 2 spazi eccetto decl e sempre. Questo è quello che ho aggiunto ai miei .emacs: ;; `define are not indented

emacs verilog indentation system-verilog emacs24 2015-06-22

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5calore

2risposta

Errore Piggybacking a UVM

C'è un modo semplice per passare una funzione personalizzata alla macro UVM_ERROR senza manipolare la libreria UVM? (Vale a dire ogni volta che un errore UVM viene richiamato in qualsiasi punto dell'a

verilog system-verilog uvm 2013-09-25

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