vhdl

11calore

6risposta

Perché non posso incrementare questo `std_logic_vector`

Cosa sta succedendo qui? Perché ottengo un 'errore di tipo di argomento dell'operatore' e cosa posso fare per risolverlo? -- -- 32-bit counter with enable and async reset -- architecture synthesis1

vhdl 2009-05-12

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5calore

4risposta

Rappresentazione hardware per array in VHDL

Utilizzo di VHDL Voglio avere alcuni registri che memorizzano 16 bit in ognuno. Quindi ho trovato che il VHDL ha un array incorporato e voglio usarlo per memorizzare 16 bit in ogni elemento di iy, qui

vhdl 2010-03-10

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11calore

4risposta

Modi migliori per implementare un'operazione modulo (domanda algoritmo)

Ho cercato di implementare un esponenziale di recente modulare. Sto scrivendo il codice in VHDL, ma sto cercando consigli di natura più algoritmica. Il componente principale del exponentiator modulare

algorithm modulo vhdl 2010-05-05

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27calore

7risposta

Esperienze con Test Driven Development (TDD) per progettazione logica (chip) in Verilog o VHDL

Ho guardato sul Web e le discussioni/gli esempi sembrano essere per lo sviluppo del software tradizionale. Poiché Verilog e VHDL (utilizzati per la progettazione di chip, ad esempio FPGA e ASIC) sono

tdd simulation verilog vhdl fpga 2009-10-27

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7calore

4risposta

Programma per disegnare diagrammi a blocchi VHDL?

Esiste un programma gratuito che può analizzare una raccolta di file VHDL e creare uno schema a blocchi da essi? Edit sto cercando di più per un programma che costruirà immagine uno schema a blocchi d

diagram vhdl 2009-07-20

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